CFET（相補型電界効果トランジスタ）とは？
CFET（相補型電界効果トランジスタ）とは？
2026/07/01
CFET（相補型電界効果トランジスタ）
とは？
―AI時代に求められる半導体3次元化の理由―
科学の目でみる、
社会が注目する本当の理由
CFETとは？
「CFET（Complementary Field-Effect Transistor：相補型電界効果トランジスタ）」は、高性能化と低消費電力化が求められる先端半導体開発において、従来の微細化*1が限界に近づく中で注目されている次世代のトランジスタ構造です。これまでトランジスタは、n型FETとp型FETという2種類を同じ平面上に横並びで配置する構造が一般的でした。しかし、平面上で寸法を縮小し続けるアプローチは、従来の微細化技術の限界により実現が難しくなっています。CFETは、この課題を乗り越えるために、n型FETとp型FETを上下に積層するという新しいコンセプトを導入しています。トランジスタを縦方向に配置することで、同じ面積でより多くのトランジスタを集積できる上、トランジスタ間の配線距離も短縮できるため、高速化と低消費電力化の両立が可能になります。こうした特徴から、CFETは「AI時代に不可欠な次世代半導体構造である」と大きな期待が寄せられています。
生成AIの急速な普及により、中央演算処理装置（Central Processing Unit, CPU）や車載チップの高性能化が進む一方で、膨大な計算処理を担うデータセンターの電力消費が急増しています。AIの進化を支える半導体には、これまで以上に高い性能と省エネルギー性が求められますが、微細化に支えられてきた従来の半導体技術は、物理的な限界に近づきつつあります。こうした状況を打開する技術として注目されているのが、n型FETとp型FETを縦方向に積層する次世代トランジスタ構造「CFET」です。CFETは、2次元的な寸法縮小による微細化から、トランジスタを上下に重ねる3次元的な構造設計へと発想を転換するもので、高集積・高速動作・低消費電力を同時に実現し得る技術です。CFETは単なる新構造デバイスの提案にとどまらず、先端半導体プロセス技術の粋を結集した次世代半導体の基盤技術として、その重要性が高まっています。今回、先端半導体研究センターの前田辰郎研究主幹に、CFETが誕生した背景、技術的特徴、実用化に向けた課題、そして産総研における最新の取り組みについて話を聞きました。
AI時代の計算と電力の壁――半導体技術に突きつけられた新たな社会課題
昨今、AIの利用は急速に拡大しており、その計算を支えるためには高い処理能力を持つサーバーが大量に必要になります。こうしたサーバーを集中配置したAIデータセンターでは電力消費が非常に大きく、AI需要の拡大に伴い電力需要が発電能力の議論に影響を与えるほど深刻化しています。さらに、AI向け先端半導体の需要が急増したことで、半導体製造業界では供給が追いつかない状況も生じています。こうした課題を解決する技術として期待されているのが、次世代半導体の中核となる3次元構造を備えた「CFET」です。
旺盛なAI需要に応えるためには、半導体に「より高速に、より省エネルギーで動作する」デバイスを提供していくことが大きな課題となっています。ここでは、その背景を理解するための基本的なポイントを整理します。
半導体技術には、スケーリング則と呼ばれる基本原則があります。デジタル情報処理で広く用いられているFET（Field-Effect Transistor：電界効果トランジスタ）は、デジタル信号をオン/オフで切り替えるスイッチとして機能し、その中でもMOSFET（Metal-Oxide-Semiconductor Field Effect Transistor：金属酸化膜半導体電界効果トランジスタ）が中心的に使われています。MOSFETでは、スイッチの寸法を小さくすると、1つのスイッチあたりの消費電力は寸法の2乗に比例して減少します。この関係こそが、半導体の微細化を支えてきたスケーリング則の基本的な考え方です。MOSFETを小型化できれば、同じ消費電力でより多くの演算処理が可能となります。すなわち「スイッチをいかに小さく作るか」が、半導体デバイスの進化の核心であり、省電力化のかぎとなります。こうしたスケーリング則に基づき、これまでの半導体は主に平面配置を前提としたプレーナ型MOSFETを採用してきました。ところが、2次元方向での微細化を進めた結果、加工精度はすでに原子レベルに達しつつあり、現在の加工技術では物理的な限界が近づいています。
半導体技術における「スケーリング則」。MOSFETの大きさを1/kとすると、MOSFET1個あたりの消費電力は1/k²に低下。単位面積当たりの消費電力は、スケーリングしても同じ
微細化は次の段階へ――MOSFETの3次元化から、トランジスタの積層へ
微細化が限界に近づく中で登場したのが、デバイス構造そのものを立体化する3次元MOSFETです。その先駆けとなったのがFinFET（Fin Field-Effect Transistor）、そしてGAAFET（Gate All Around Field-Effect Transistor）と呼ばれる構造です。FinFETは、これまでの平面構造に対して、電子の通り道となるチャネルを魚の背びれのように縦方向へ立ち上げた構造を採用しました。これにより、ゲートがチャネルを3方向から囲み、微細化に対応した高い制御性を実現しました。FinFETは、2010年代から広く使われてきた代表的な3次元MOSFETです。さらに、2025年頃から量産導入が始まったGAAFETでは、チャネルを薄いシート状に形成し、ゲートが四方から完全に取り囲む構造を採用することで、より優れた電気的制御性とさらなる微細化が可能になりました。このように、MOSFET単体の構造を3次元化することで、微細化を継続しようとしてきたのが、FinFETやGAAFETに代表される3次元MOSFETの技術です。
左からPlanerFET、FinFET、GAAFET、CFET。先端デバイス用のMOSFETは、チャネルの複数方向をゲートで囲うFinFETやGAA構造を採用し、性能向上を図っている
FinFETやGAAFETによってMOSFETの立体化は大きく進展しましたが、AI時代に求められるさらなる高性能化・低消費電力化を実現するには、これらの技術だけでは十分ではありません。そこで新しく考えられたのが、トランジスタそのものを積み重ねて集積度を高めるという新しい発想、すなわちCFETです。これまでのMOSFETは、多くの場合、n型FETとp型FETという極性の異なる2種類のFETを組み合わせたCMOS（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）として利用されます。プレーナ型からGAAFETに至るまで、CMOS構造は常に平面上にn型FETとp型FETが横並びに配置する2次元構造を前提としていました。CFETでは、ここでシンプルながら大胆な発想の転換を行います。それがn型FETとp型FETを上下に積み重ねる3次元構造です。つまりCFETは、微細化を「横方向の寸法縮小」から「縦方向への集積」へと転換する技術であり、従来のスケーリングとは異なるアプローチで高集積・高性能・低消費電力を同時に実現しようとする次世代のデバイス構造なのです。
これには大きな効果があります。n型FETとp型FETを縦方向に積層することで、同じ面積で理論的には2倍の素子密度を実現できます。n型FETとp型FETを上下に積層配置することで内部配線長が短縮され、配線抵抗および寄生容量が低減します。その結果、スイッチの切り替え速度が向上し、回路レベルでの消費電力低減が期待できます。このように、コンセプト自体はシンプルで効果も大きいCFETですが、実際にn型FETとp型FETを積み上げて一体化構造として成立させることは容易ではありません。2026年時点では、依然として研究開発および先行実証の段階にあります。
なぜCFETは難しいのか――実現に必要な複数のブレークスルー
CFET構造を実現するためには、多くのブレークスルーが求められます。
1つ目は、高アスペクト比構造を形成するための微細加工技術です。これまでは、1層分の深さを加工すれば十分でしたが、CFETでは上下に2層分のFET構造を形成する必要があります。すでに、サイズは極限まで縮小化されている中で、さらに深い溝を掘ることや、背の高い構造を形成する高度な加工が必要になります。単に深くまで垂直に掘り下げるだけでなく、上下で異なる深さや高さをナノメートルの精度で制御する加工技術が求められます。
2つ目が、上下に積層したn型FETとp型FETの電気的分離をする絶縁層MDI（Middle Dielectric Isolation：中間絶縁層）の形成です。MDIはCFET特有の構成要素であり、その形成には新たな技術開発とプロセスの熟成が求められます。具体的には、上下のFET構造の間にMDIとする領域だけ選択的に空隙を作る工程と、その空隙に絶縁材料を隙間なく均一に充填する工程を組み合わせて実現します。高度な空間制御と充填の均一性が要求されるため、製造プロセスとして高い技術力が求められます。
n型FETとp型FETを上下に積む場合、その間のリークを防ぎ、電気的干渉を遮断する中間絶縁層（MDI）が必要となる
3つ目は、上下のFETを3次元的に接続するための配線技術の進化です。高さの異なる上下2つのFETを電気的に接続できるように、限られた領域の中で配線経路を最適化するレイアウト設計、MDIなどの絶縁層との干渉を避ける工夫、さらには、3次元配線を可能にする垂直方向の寸法を、精密に制御する微細加工技術が求められます。
4つ目は、上下FETの性能整合を取ることです。CMOS構造では、n型FETとp型FETは同等の性能を発揮することが求められます。しかし、材料固有の特性差により、シリコンを使った従来のプレーナ型CMOSでは、n型FETを小さめに、p型FETを大きめに作ることでバランスを取っていました。ところが、CFETでは上下に積層するため、寸法調整による整合性確保が難しくなります。FinFET以降は、歪み技術導入による性能バランス改善が行われていますが、CFETでも同様の手法が有効に働くかどうかはまだ明確ではありません。
現在、これらの課題を解決するための要素技術は着実に進展しており、これらがすべてうまく組み合わさることで、CFETの実現性は高まりつつあります。
ここまでの技術的課題は、1つの基板からn型FETとp型FETの2層構造を一括形成するモノリシックCFET特有のものです。これに対し、別のアプローチとしてシークエンシャルCFETが検討されています。これは、まず1枚目の基板に下層FETを形成し、その後、2枚目の基板を貼り合わせ、上層FETを形成することで2層構造を実現する方法です。現状では量産性の観点から、モノリシックCFETのほうが産業化に近いと考えられています。
シークエンシャルCFETは、モノリシックCFETで直面する多くの技術課題を緩和します。また、モノリシック方式にはないメリットとして、シリコン以外の新しい半導体材料が導入しやすいこと、それにより性能の向上とバランスが、モノリシックCFETよりも大幅に改善する可能性があります。ただし、先行して作った下層FETを壊さずに、上層FETを形成する技術が必要なこと、信頼性の高い基板貼り合わせや高品質な新半導体材料、MDI、金属膜の形成など、プロセス熱管理を含む多くの技術課題が残されています。
3次元ロジックのその先へ――3階建てCFETに挑む産総研の研究
CFETのアイデアが登場したのは2010年代後半ですが、個々の要素技術のブレークスルーが徐々に揃い始め、ようやく実現の見通しが立つ段階に入ってきました。現在のCFETは、2030年代初頭頃の量産化を目指して研究開発が進められています。ナノメートル世代の次に到来するオングストローム世代では、FETを積層することを前提にした半導体チャネル形成が不可欠になっていくでしょう。その基本構造として、CFETは当面、超最先端世代のFET構造の選択肢であり続けると考えられます。
CFETの研究開発においては、産総研もその一翼を担っています。2020年12月には、シークエンシャルCFETの試作に成功しました（2020/12/08 プレスリリース）。さらに、国立研究開発法人科学技術振興機構（JST）の先端的カーボンニュートラル技術開発*2のプログラムでは、2層構造CFETに新たな高性能半導体材料を3層目として導入する、異種チャネルCFETの開発に着手しています。シリコン、ゲルマニウム、酸化物などの異なる半導体材料を3階建てで組み合わせることで、性能バランスを最適設計した、異種チャネル3D CFET SRAMの実現を目指すものです。SRAM（Static Random Access Memory）は6個のFETで構成される揮発性半導体メモリーですが、3階建て構造の3D CFET SRAMでは、従来の2層構造に比べて大幅に面積縮小が可能になります。新材料としては、シリコン以外の半導体、ゲルマニウムや酸化物、2次元材料などが検討されています。新しいFET構造の提案を通して、将来の半導体技術の見通しを立てていくことが、産総研の重要な役割の一つとなっています。
産総研は、CFETに関わる新材料の開発から積層構造の設計、製造プロセス技術まで幅広い研究開発を進めており、企業や他の研究機関とも連携しながら、次世代半導体技術の実用化に向けて取り組んでいきます。
*1: 省スペース化し、性能を向上させること[参照元へ戻る]
*2: ALCA-Next [参照元へ戻る]