技術研究組合最先端半導体技術センター(以下「LSTC」という)は、NEDO（国立研究開発法人新エネルギー・産業技術総合開発機構）委託事業である「ポスト5G情報通信システム基盤強化研究開発事業」における「Beyond 2nm世代向け半導体技術開発」の下、2 nm世代以降の先端ロジック半導体の性能向上に資するゲートスタック技術を新たに開発しました。
AI技術の高度化に伴い、半導体集積回路のさらなる高速化が求められています。そのため、高速化に直結するゲート絶縁膜の薄層化が重要になっています。一方で、消費電力の大きさも問題になっています。しかし、先端ロジック半導体では、動作速度の向上と消費電力の低減はトレードオフの関係にあり、両者を両立させることは困難です。そこで、集積回路中の個々のトランジスタについて、速度と省エネのどちらをどの程度優先させるかという動作条件を細かく制御することで、集積回路全体のパフォーマンスを維持しつつ低消費電力化を実現するよう世界中で研究開発が行われています。
今回、動作条件（処理速度優先と省消費電力優先）に大きく関わる、先端ロジック半導体のゲートスタックにおける二つの重要な技術を開発しました。一つ目は、先端ロジック半導体の高速化の鍵となる、ゲート絶縁膜中の一層であるシリコン酸化膜（SiO2）界面層を一原子層に匹敵する約0.2 nmと極限まで薄くする技術です。二つ目は、先端ロジック半導体の動作条件を制御するためのしきい値電圧調整技術です。ゲート絶縁膜中の一層であるダイポール層として新規材料を成膜するもので、これによって動作条件をこれまでより細かく設定することができます。
これらの技術で、先端ロジック半導体の高速化だけでなく、集積回路全体のパフォーマンスの最適化が可能になります。これにより、高度なAI技術をより低消費電力で利用できるようになると期待されます。
なお、本研究は、LSTCの組合員である国立研究開発法人産業技術総合研究所、国立研究開発法人物質・材料研究機構、国立大学法人東京大学、国立大学法人東京科学大学と、共同実施先である東京都市大学にて実施されました。
この技術の詳細は、2026年6月14日～18日に米国ホノルルで開催される国際会議「VLSI Symposium 2026」にて発表されます。
詳細は以下をご覧ください。
https://www.lstc.jp/assets/pdf/先端ロジック半導体のゲート絶縁膜の新技術を開発_20260609.pdf