独立行政法人 産業技術総合研究所【理事長 吉川 弘之】（以下「産総研」という）エレクトロニクス研究部門【研究部門長 金丸 正剛】先端シリコンデバイスグループ 遠藤 和彦 主任研究員、大内 真一 研究員、昌原 明植 研究グループ長、およびエレクトロインフォマティクスグループ 小池 帆平 研究グループ長らは、22nm世代で実用が見込まれている立体型新構造トランジスタ (フィンFET)の新たな特性ばらつき要因を究明し、そのようなばらつきが存在しても安定動作が可能な新型SRAM回路の試作に成功した。
今回産総研では、フィンFETにおける新たな特性ばらつき要因として、金属ゲート電極材料の物性にばらつきが存在することを究明した。また、これらの素子間特性ばらつき問題の解決策として、従来型フィンFETと、これに電流駆動力を調整する端子を加えた4端子型フィンFETによって構成される新型SRAM回路の試作に成功した。さらに、新型SRAM回路は、従来型フィンFETのみで構成されたSRAM回路に比べて、2倍以上に動作安定性が向上することを確認した。22nm世代のSRAMでは歩留まり問題が懸念されているが、本SRAM回路を用いれば解決できることになる。
この成果は、2008年12月15～17日に米国サンフランシスコで開催される国際会議「国際電子デバイス会議」(2008 International Electron Devices Meeting)で発表される。
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開発した新型フィンFET － 回路構成(a)と試作したSRAMセル(b) |
シリコン集積回路は、その最小構成単位であるトランジスタを微細化することにより高性能化・高集積化を実現してきた。素子微細化はコスト削減にもつながるため、微細素子開発の熾烈な競争が続いている。しかしながら、2013年以降に市場投入が想定されている22nm世代トランジスタ技術では、その寸法の小ささから、素子間の特性ばらつきの問題が大きく顕在化してくると考えられており、製品の著しい歩留まり低下が懸念されている。とりわけ、システムLSIやマイクロプロセッサの50％以上の面積を占めるSRAMでは、最小寸法のトランジスタを多用するための影響を受けやすい。このため、22nm世代で実用が見込まれているフィンFETにおける素子間特性ばらつきの要因の究明と、同時に素子間特性ばらつきに対し動作安定性を向上させることのできる新規なSRAM回路が、強く求められていた。
産総研の前身である工業技術院電子技術総合研究所は、素子寸法縮小を行っても性能劣化を起こさず理想的に性能向上が可能な2重ゲート電界効果型トランジスタ(XMOSFET)を、1984年に世界に先駆けて提案し、3次元立体構造にしたフィンFETと呼ばれる新構造トランジスタの研究を推進してきた。このフィンFETに、素子特性を電気的に調整するための端子が付加された4端子型フィンFETを提案し、2003年に世界初の動作検証に成功している。産総研では、フィンFETの大規模な回路シミュレーションを可能とする、フィンFET用デバイスモデルの開発も行っており、フィンFETの実用化に向けた研究を続けてきている。
なお、本研究は経済産業省委託費「ナノエレクトロニクス半導体新材料・新構造技術開発－うち新材料・新構造ナノ電子デバイス」の一環として行われた。
22nm世代に実用が見込まれているフィンFETの特性(具体的には、しきい値電圧)ばらつき要因を図1にまとめる。これらのうち、ゲート酸化膜厚ばらつきは、しきい値ばらつきにさほど影響を及ぼさない。また、チャネル不純物ばらつきに関しては、不純物を全く添加しないチャネルを用いて回避できる。残る要因として、ゲート長ばらつきとフィンチャネル厚ばらつき、そして金属ゲート電極材料の物性(具体的には、仕事関数)ばらつきが想定される。このうち、金属ゲート電極材料の仕事関数ばらつきに関しては、直接的に評価する手段がない。
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図1 フィンFETにおける特性ばらつき要因と要因究明法 |
そこで今回、これまでに産総研にて独自に構築してきている物理に基づくフィンFET用デバイスモデル技術により、金属ゲート電極材料の仕事関数ばらつきの見積もりを行った。同一寸法に設計されたフィンFETを多数試作し、しきい値ばらつきを実測し、次に、フィンFETの寸法(ゲート長とフィンチャネル厚)を電子顕微鏡により測ることで寸法ばらつきの実測を行った。これらの実測データから、フィンFETデバイスモデルにより、図2に示すように、金属(今回はモリブデン)ゲート電極材料の仕事関数ばらつき(標準偏差)を16meVと推定できた。金属ゲート電極材料の仕事関数ばらつきは、22nm世代では、寸法ばらつきやチャネル不純物ばらつきとあいまって、大きな特性ばらつきの発生につながると懸念される。
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図2:実測のしきい値ばらつきデータ(棒グラフ)と、実測したゲート長およびチャネル厚ばらつきと仕事関数ばらつきをデバイスモデルに導入し算出したしきい値ばらつきデータ(折線グラフ)。仕事関数ばらつきの標準偏差を16meVと仮定すると、実測値と計算値が良い一致を示す。 |
産総研はこの問題の解決を目指し、ばらつき耐性が高い新SRAM回路を提案してきた(2007年9月18日プレス発表)。今回、その新SRAM回路の試作および原理実証に成功した。試作に成功した新型SRAM回路は、4つのトランジスタで構成される記憶保持部(フリップフロップ回路)を3端子型フィンFETで構成し、記憶保持部とビット線を接続してデータ入出力を行う2つの選択トランジスタを、4端子型フィンFETにより構成する。新型SRAMの回路構成と試作結果を図3に示す。
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図3:(a)新提案のSRAM回路構成。フリップフロップ部は、通常の3端子フィンFETで、選択トランジスタのみを4端子フィンFETで構成。読み出し時と書き込み時で、選択トランジスタの性能を変えることで、いずれの動作時においても、安定性向上が可能となる。(b)試作したSRAMセル。(c)SRAMセル内に混載された4端子フィンFETと3端子フィンFETの断面写真。 |
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図4:新方式SRAM回路の動作原理説明図 |
一般に、SRAMセルでは、記憶保持の動作中は選択トランジスタがオフの状態にあり、記憶は安定して保持される。一方、書き込みや読み出しを行う場合には、選択トランジスタは選択信号に従ってオン状態になる。ここで、安定した書き込みを行うためには、フリップフロップ回路がビット線と強く結合されるのが望ましいが、逆にこの結合が強すぎると読み出し時の記憶破壊につながる。このように、従来、書き込み動作と読み出し動作安定性の間には設計の矛盾（トレードオフ）が存在していた(図4参照)。素子間の特性ばらつきが大きくなると、このトレードオフのために、書き込み動作と読み出し動作の安定性を両立するSRAMの設計が成り立たなくなる。
新方式では、選択トランジスタを電流駆動力可変の4端型フィンFETにしたことにより、書き込み時には電流駆動力を大きくしてビット線-フリップフロップ回路間の結合を高め、逆に読み出し時には電流駆動力を小さくし結合力を低めることが可能になり、書き込み時・読み出し時双方で安定性を最大化できる。これは、回路の雑音に対する強靭性が向上すると同時に、雑音と等価な効果を持つ素子特性のばらつきへの耐性が増すことを意味する。
ばらつきに対する強さを表す指標としては、静的雑音余裕がしばしば用いられる。図5は、読み出し時の雑音余裕の電源電圧依存性を実測したものである。通常のフィンFETで構成されるSRAM回路に比べて、今回考案したSRAM回路は電源電圧に依らず2倍以上の動作安定性を示した。これは、設計目標から特性が大きく外れたSRAMセルでも、十分な動作安定性が保たれることを意味し、歩留まりの大幅な改善につながる。
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図5:読み出し時の静的雑音余裕の電源電圧依存性 |
今回の成果は、22nm世代以降で深刻になるトランジスタ特性ばらつきの要因解明とその解決案を提示するものであり、ひいては、SRAM歩留まり問題の解決につながる。今後は、金属ゲート電極材料の仕事関数ばらつきのメカニズムを明らかにすると共に、ばらつきに対し強靭な新型SRAMの周辺回路も含めた実証を目指す。