English

 

発表・掲載日:2013/06/10

3次元積層集積回路のための多結晶ゲルマニウムトランジスタ

-実用レベルの良好なスイッチング特性を実現-

ポイント

  • CMOS回路上に別のCMOS回路を連続的に積層するためのデバイス技術を開発
  • 層間膜上に低コストで形成でき、実用レベルに迫るオン・オフ比を実現
  • 最先端研究開発支援プログラム(FIRST)のプロジェクト「グリーン・ナノエレクトロニクスのコア技術開発」の助成による成果

概要

 独立行政法人 産業技術総合研究所【理事長 中鉢 良治】(以下「産総研」という)ナノエレクトロニクス研究部門【研究部門長 金丸 正剛】連携研究体グリーン・ナノエレクトロニクスセンター【連携研究体長 横山 直樹】鎌田 善己 特定集中研究専門員らは、大規模集積回路の3次元積層技術に向けた多結晶ゲルマニウム(Ge)トランジスタが5桁を超えるオン・オフ比を示すことを実証した。

 液晶ディスプレーなどで用いられている多結晶シリコン(Si)トランジスタに比べ、多結晶Geトランジスタは、より低温で形成することができる。さらに移動度が高いために、高性能化および低電圧動作が期待される。今回、トランジスタ構造を微細なフィン型トランジスタとすることで、実用レベルに迫る5桁を超えるオン・オフ比を実現した。スパッタリング成膜やシンプルな製造工程の採用による低コスト化の可能性がある。TSVマイクロバンプなどを用いたチップ積層による3次元化技術を代替、あるいは補完する新たな3次元積層技術として期待される。

 なお、この技術の詳細は、2013年6月11~13日に京都府京都市で開催される2013 VLSI Technology シンポジウムで発表される。

積層集積回路の概念図(左)と、試作した素子の断面構造(右)の図
積層集積回路の概念図(左)と、試作した素子の断面構造(右)

開発の社会的背景

 携帯情報端末の爆発的な普及や、IT機器の高機能化に伴う消費電力の増大に伴い、電子情報機器の消費電力低減が求められている。そのためには、電子情報機器に搭載されているLSIを構成する個々のトランジスタに供給する電圧(電源電圧)を低減することが重要である。従来、LSIの高性能化・低消費電力化はトランジスタの微細化によってもたらされてきた。しかし、近年、微細化の副作用であるオフリーク電流の増加や配線遅延の増大、電流駆動力の飽和に対処するために新たなプロセス技術の開発や設備導入が必要となり、次第に微細化が困難となってきている。一方、複数のLSIを積層し、上下のLSI間にTSVやマイクロバンプを導入するなど、3次元的な集積回路を形成する研究開発も進められている。微細化技術によらずに、チップ面積の縮小や高機能化、配線遅延の低減による省電力化などの効果が得られる。しかし、TSVやマイクロバンプは、現状では配線ピッチが必ずしも十分でなく、高コストであるといった問題点があるため、新たな3次元積層技術が求められている。これらの問題点を解決するためには、配線を含む集積回路を連続的に多層に形成できる技術(積層CMOS技術)が有望と考えられる。産総研は、多結晶Geが低温で絶縁膜上に形成可能であることに着目し、多結晶Geによる積層CMOSの開発を開始した。

研究の経緯

 連携研究体グリーン・ナノエレクトロニクスセンター(GNC)は、内閣府と独立行政法人 日本学術振興会によって運営される最先端研究開発支援プログラム(FIRST)に採択されたプロジェクトを実施するために平成22年4月に設立された。企業5社(富士通株式会社、株式会社 東芝、株式会社 日立製作所、ルネサスエレクトロニクス 株式会社、株式会社 アルバック)からの出向研究者と産総研研究者によって構成されている。GNCでは平成23年度より、LSIの低電圧動作を目指して、高移動度材料であるGeを用いたトランジスタの研究開発を行ってきた。平成24年度より、3次元積層技術と融合可能な多結晶Geトランジスタの開発に取り組んだ。

 なお、今回ゲート長40 nmのトランジスタで良好なスイッチング特性が得られた。本研究成果は、FIRSTのプロジェクト「グリーン・ナノエレクトロニクスのコア技術開発」(中心研究者:横山 直樹)の助成により得られたものである。

研究の内容

 Siトランジスタを積層する場合、下層のCMOS回路への熱影響の問題点がある。多結晶Geは、絶縁膜上に下層のCMOS回路に影響のない低温で形成できるため、順次CMOS回路を積層して、3次元積層集積回路を形成するためのデバイス材料に適している。

 Si酸化膜上に非晶質Geをスパッタリング成膜した後、熱処理して多結晶Geを作成し、それを用いてフィン型トランジスタを試作した(図1)。通常のMOSFETと異なり、無接合トランジスタと呼ばれる構成とした。すなわち、チャネルとソースドレイン全体が同一濃度のp型であり、pn接合が存在しない。従って、通常のMOSFETで必要なソースドレイン形成工程を省略でき、低コストで形成できる特長がある。一方では十分な制御特性を得るためには、チャネルの幅を空乏層厚さ以下にする必要がある。そのため、透過電子顕微鏡像に示すように、フィン幅を7 nmまで縮小した。

試作したGeトランジスタの概念図と断面の透過電子顕微鏡像
図1 試作したGeトランジスタの概念図(左)と断面の透過電子顕微鏡像 (右)

 図2に、ゲート長が40 nmの多結晶Geトランジスタの制御特性(ドレイン電流-ゲート電圧特性)を示す。フィン幅が狭くなるにつれて制御特性が向上していることが分かる。フィン幅7 nmのトランジスタにおけるドレイン電流の最小値(0.3 nA/µm)は、単結晶Geのこれまでに報告されている最小値に迫る値である。この値は、低消費電力版のSiトランジスタで要求されるオフリーク電流値(5 nA/µm)を下回っており、実用化レベルの値といえる。また、ドレイン電圧1 Vで5桁を超えるオン・オフ比が得られている。このような短チャネルトランジスタで問題となるドレイン電圧の違いによるしきい値電圧変動も十分抑制されている。

試作したゲート長40 nmのトランジスタの伝達特性の図
図2 試作したゲート長40 nmのトランジスタの伝達特性(ドレイン電流-ゲート電圧特性)
Wはフィン幅を示す。

 一方、このように狭いフィン構造を用いると、ソースドレイン部の電気抵抗が増え、電流値が十分には得られないという問題が生じる。この問題を回避するため、Si工程で用いられているサリサイドと同様な工程で、ソースドレインをニッケル(Ni)合金化することで、ソースドレイン部の抵抗を下げることができた。その結果を図3に示す。合金化の有無によるオン電流の差は、ゲート長が短くなり、ソースドレイン部の抵抗成分の寄与が顕著になるほど大きくなっていることが分かる。ゲート長80 nmのトランジスタにおいては、この工程により電流値が6倍近くに増大し、多結晶トランジスタとしては非常に高い100 µA/µmが1 V相当の電源電圧で得られた。これは、同じゲート長の単結晶Si-pMOSFET半分程度の電流駆動力に相当する。

オン電流のNi合金化の有無による違いの図
(a) (b)
図3 オン電流のNi合金化の有無による違い。ゲート長依存性(a)と、ゲート長80 nmのトランジスタのドレイン電流-ドレイン電圧特性の比較(b)。
赤線が合金化ありの場合、黒線が合金化なしの場合。
 今回作製した多結晶Geの移動度は、文献で報告されている多結晶Geに対する最大値の3分の1程度の値であるため、まだ改善の余地がある。今後、工程の改善により移動度を向上することができれば、結晶Siトランジスタと同等以上の性能の多結晶Geトランジスタを、低コストで層間膜上に積層していくことが可能になると期待される。

今後の予定

 今回はp型トランジスタに関する動作検証であったが、今後はn型トランジスタについてもプロセスを確立し、CMOS回路動作を目指す。さらに、Geの高移動度特性を生かして、結晶Siトランジスタを超える性能を目指す。


用語の説明

◆3次元積層技術、TSV、マイクロバンプ
通常、集積回路は平面上に2次元的に配置されている。回路規模が大きくなると、配線が長くなって配線遅延の問題が発生したり、チップ面積が肥大化したりするなどの問題が生じてくる。これを回避するために、複数の集積回路を積層し、上下の回路間を電気的に接続して3次元的に回路を構成する技術。
電気的接続を取るために、TSV(Through Si Via)やマイクロバンプが用いられる。前者は、Si基板を貫通して金属電極を形成する技術であり、後者は、微細なハンダや電極パッド同士を対向させて圧着する技術である。[参照元へ戻る]
◆多結晶
多数の微細な結晶の粒から構成された個体物質の状態。結晶の粒の向きは通常ランダムであり、結晶の粒同士の間には粒界と呼ばれる界面がある。[参照元へ戻る]
◆オン・オフ比
トランジスタにおけるオン電圧で流れる電流と、オフ電圧で流れる電流の比。集積回路で通常用いられているMOSトランジスタでは、高性能版で4桁、低消費電力版で5~6桁、低待機電流版で7~8桁となる。[参照元へ戻る]
◆移動度
半導体に電場をかけると、負の電荷をもった電子あるいは正の電荷をもった正孔(電子の抜け孔)が動いて電流が流れる。電場をかけた時の電子や正孔の半導体中での動きやすさを示す値を移動度と呼ぶ。半導体デバイスの特性を示す指標として用いられる。移動度が大きいほど、電気抵抗が下がり、より低い電圧で必要な電流値を得ることができる。[参照元へ戻る]
◆フィン型トランジスタ
通常のMOSトランジスタは、電流経路が基板表面に沿った平面状である。これに対し、基板を加工して、表面にほぼ垂直に立つ板状(フィン)の電流経路(チャネル)をもち、その立体的なチャネルの周囲にゲート電極が形成されているトランジスタをフィン型トランジスタと呼ぶ。[参照元へ戻る]
◆スパッタリング成膜
薄膜形成方法の一つ。真空チャンバー中に、成膜したい材料と基板を導入し、希ガスや窒素ガスのイオンを成膜材料にぶつけて弾き飛ばし、基板表面に堆積させる成膜方法。半導体作製工程で一般的に用いられている。[参照元へ戻る]
◆LSI
Siなどの半導体基板上に、微細加工技術により大量のトランジスタなどの素子を作りこんだ回路。[参照元へ戻る]
◆微細化
集積回路の性能向上、低消費電力化、低コスト化を一気に達成する手法として、トランジスタのサイズを比例縮小していく方法。最近では配線の最小寸法が20 nm台にまで縮小されている。ただし、単純に微細化を進めると、漏れ電流が増大してしまうので、そうならないための新しい工程、材料やトランジスタ構造を取り入れながら微細化していく必要がある。[参照元へ戻る]
◆オフリーク電流
トランジスタがオフ状態(ゲートにオフ電圧をかけた時)の時に、ソースとドレインの間に流れる電流。集積回路の消費電力を低減するにはオフリーク電流も低減する必要がある。[参照元へ戻る]
◆配線遅延
集積回路において、配線に起因する容量と、配線自身の抵抗により、配線を伝わる信号に遅延が生じる現象。微細化が進み、配線幅、ピッチが縮小し、配線長が長くなるにつれて、配線起因の遅延時間が大きくなり、CMOS回路全体の動作速度を制限する度合いが大きくなる。[参照元へ戻る]
◆電流駆動力
トランジスタのソース、ドレイン間に所定の電圧をかけた時に、どれだけ電流が流れるかを示す指標。通常、電流値はゲート幅で規格化される。[参照元へ戻る]
◆CMOS
p型とn型の金属酸化膜半導体電界効果トランジスタを組み合わせて構成した論理回路。Complementary Metal Oxide Semiconductor。[参照元へ戻る]
◆MOSFET
シリコンなどの半導体基板上に、酸化膜を介してゲート電極を形成し、その両側にソース、ドレイン電極を形成した電界効果トランジスタ。ソースが入力端子、ドレインが出力端子に相当し、ゲート電圧によってドレイン電流を制御する。Metal-Oxide-Semiconductor Field Effect Transistor[参照元へ戻る]
◆ソースドレイン
ソースはトランジスタにおいて電流が注入される電極。ドレインは、電流が収集される電極。[参照元へ戻る]
◆pn接合
電子を相手に渡す傾向の強い材料(p型)と電子を相手から受け取る傾向の強い材料(n型)とのなす接合部分。[参照元へ戻る]
◆空乏層
自由電子と正孔がほとんど存在しない領域のこと。[参照元へ戻る]
◆短チャネルトランジスタ
ゲート長が短い(通常1 µm以下)MOSFET。[参照元へ戻る]
◆しきい値電圧
MOSFETのゲート電圧をオフ電圧から増加させると、ある電圧から急にドレイン電流が立ち上がる。この立ち上がりの電圧をしきい値電圧と呼ぶ。[参照元へ戻る]
◆サリサイド
電気抵抗低減の目的で、金属とSiの化合物であるシリサイドを自己整合的に形成する工程。シリサイドを形成したい領域にのみSi表面を露出させた状態で、金属をウェハー全面に堆積させ、熱処理により露出したSi表面のみを金属と反応させた後、未反応の金属を酸により除去する。Self ALIgned siliCIDE(SALICIDE)[参照元へ戻る]


お問い合わせ

お問い合わせフォーム

▲ ページトップへ