トランジスタの特性ばらつきの主要因を解明

特性ばらつきの問題

　これまで、シリコン集積回路は、その最小構成単位であるトランジスタを微細化することで高性能化・高集積化を実現してきました。一方で、トランジスタ製造工程における加工寸法のばらつき、および半導体中の不純物個数や金属電極の結晶粒界配置の統計的なばらつきが、トランジスタ寸法の微細化により無視できなくなると、トランジスタが導通状態で流れる電流（オン電流）のばらつきなどの特性ばらつきが発生します。2017年以降に市場投入が想定されている14 nm世代トランジスタ技術では、その寸法の小ささから素子間の特性ばらつきの問題が顕在化してくると考えられ、製品の著しい歩留まり低下が懸念されています。

　とりわけ、システムLSIやマイクロプロセッサの50 %以上の面積を占めるSRAM^＊は、最小寸法のトランジスタを多用するので特性ばらつきの影響を受けやすく、特性ばらつきの少ない微細トランジスタの開発が強く求められています。

ばらつきを低減する加工技術

　集積回路の性能に直結するオン電流ばらつきの主要因としてはこれまで、しきい値電圧ばらつきが指摘されています。しかし、20 nm世代以降に使用されるフィンFET^＊＊の電気的特性ばらつきを実測したところ、図1に示すように相互コンダクタンスばらつきもオン電流ばらつきをもたらすことがわかりました。さらに、14 nm世代では、相互コンダクタンスばらつきがオン電流ばらつきの主要因となることがわかりました。

図1　しきい値電圧を揃えた際にみられる相互コンダクタンスばらつき

　そこで、通常の加工技術（ドライエッチング技術）でフィンチャネルを形成したFETに加え、産総研で開発されたナノウェットエッチング技術で形成したFETについて相互コンダクタンスばらつきを測定しました。図2の横軸はゲート面積の平方根の逆数、縦軸は相互コンダクタンスのばらつき割合（標準偏差/平均値）を示しています。両者の関係の傾きA_Gmは、ゲート寸法の縮小に対するばらつきの増加率で、このA_Gmが小さいほど特性ばらつきが小さく抑えられることを示します。ナノウェットエッチング技術によるシリコンフィンチャネルの高精度な加工により、相互コンダクタンスばらつきが低減されることがわかりました。

　これまでの加工技術では、素子間でばらつきを持つ加工時ダメージが、移動度のばらつきを引き起こします。一方、ナノウェットエッチング技術による加工では、フィンチャネルへのダメージがなく、また、フィンの側面は極めて平滑となります。そのため、移動度のばらつきや、それによって生じる相互コンダクタンスばらつきが抑制されていると考えられます。

図2　ナノウェットエッチング技術による相互コンダクタンスばらつき抑制の実証

今後の予定

　今後は、フィンFETを用いた集積回路を作製し、回路レベルでの歩留まり向上の実証を目指します。