究極のMOSFETに新たな機能をインストール

　IT社会をハードウエア面で支える半導体集積回路（VLSI）の驚異的な発展は、そこに用いられるMOSFET（MOS電界効果トランジスタ: これまではシングルゲート）の微細化によってなされてきた。しかしながら、これまで通り素子寸法を微細化して高機能・高集積化を続けていくことにはきわめて大きな障害（Red Brick Wall）が立ちはだかっている。すなわち、素子寸法がますます小さくなると、リーク電流による消費電力が増え、短チャネル効果により素子の性能が悪くなるからである。これに対して、図１(b)に示す、ダブルゲートMOSFET（1984年電総研提案、当初XMOSと命名）は、二つのゲートによってドレインの影響を断ち切ることができるので、シングルゲートMOSFETの微細化限界を打破できる究極のトランジスタとして期待されている。しかし、最も開発が進んでいる従来のフィン型ダブルゲートMOSFET（図１(b)参照）では二つのゲートはつながっているので同じ電圧にしかできず、3端子駆動しかできなかった。これに対して今回、図１(c)に示すように二つのゲートを分離独立して4端子駆動できるダブルゲートMOSFETの開発に成功した。4端子化によって新たに獲得できた大きな機能は、二つのゲートのうち、一方のゲートでトタンジスタのしきい値電圧V_thを自在に制御できることである^＊注。この新たな機能は、オン電流、オフ電流を自由に制御できることを意味し、動作速度を犠牲にせずに最適にパワー制御された超低消費電力VLSIを実現する道を拓いた成果と言える。さらには、一つの素子で独立に二つの入力が行える回路機能もあるため、集積回路素子数を大幅に削減できる可能性もある。
　この新デバイス作製のために開発した、起立した極薄チャネル形成のための結晶面異方性ウエットエッチ技術、ゲート分離のための微細CMP技術は、現状の半導体技術とコンパチブルな技術であり、実用化が容易であると考えられる。試作したチャネル幅13nmの4端子駆動型ダブルゲートMOSFETにおいて、一方のゲート電圧によって、トランジスタのしきい値電圧V_thを自由に変えることが出来ることを実証した。この機能は、高いV_thでの低消費電力化と低いV_thでの高速化を両立することができる画期的成果である。この成果は、昨年12月、世界最大の電子デバイスに関する国際会議である、2003 IEDM（2003 IEEE International Electron Devices Meeting）で発表され、大きな注目を集めている。

理想的な極薄矩形断面チャネルを持つ
4端子駆動型ダブルゲートMOSFET技術を開発

　今回試作に成功した4端子駆動型ダブルゲートMOSFET（図１(c)）は、独立した二つのゲートを持ち、別々に駆動する4端子動作が可能となる。このデバイス作製のための特徴あるキープロセスを図２に示す。起立した極薄フィン型チャネルの作製には、産総研が開発した結晶面異方性ウエットエッチを用いた。シリコン（Si）結晶のアルカリ系エッチ溶液（2.38% TMAH (tetramethylammonium hydroxide)）に対するエッチ速度は強い結晶面方位依存性を持ち、(100)、(110)、(111)面の順に遅くなる。このことを利用して、(110) SOIウエハ（Si支持基板上に埋め込み酸化膜層を介して結晶Si層を持つ次世代ウエハ）に、<112>方向に位置合わせされた窒化膜/酸化膜（Si₃N₄/NSG）マスクによって、Si-フィンを作製した。Si-フィンの側壁は、エッチ速度の極端に遅い(111)面となるので、精度よく微細なフィン型チャネルを作ることができる。通常用いられるドライエッチではどうしても断面がだれてしまったベル型になり、しきい値電圧V_thのばらつきの原因となるが、この技術は、理想的な矩形断面チャネルを作製する方法として、世界的に注目されている（2003 デバイスリサーチコンファレンス（DRC）など多数の国際会議で発表）。その後、Si₃N₄/NSGマスクをストッパーとして、微細CMP（化学的機械的研磨）技術によってゲート分離を行った。図３は、試作したSi-フィン厚13nmの4端子駆動型ダブルゲートMOSFET断面の透過型電子顕微鏡（TEM）写真と平面の走査型電子顕微鏡（SEM）写真を示す。ナノメートルサイズで、完璧な分離ダブルゲート作製に成功したのは世界で初めてである。

4端子駆動型ダブルゲートMOSFETの独自の機能を実証

　図４(a)は、極薄Si-フィン厚13nm、ゲート長160nmのnチャネル４端子駆動型ダブルゲートMOSFETの、制御ゲート電圧V_g2を固定した場合のしきい値電圧Vth制御特性を示している。V_g2に負の電圧を増やして行くと、V_g1に対するV_thは正方向に制御され、元々V_thが負の値であったこのデバイスが、V_g2=-0.6Vですでに正の値となって動作していることがわかる。このV_th制御性は、短チャネル効果抑止特性と同様にSi-フィン厚が薄いほど優れていることも系統的に明らかにした。V_thを変化させる技術には、基板バイアスや2種類のゲートを使うデュアルゲートなどこれまでにもあるが、前者では全面でのV_th変化しかできず、後者では取りうる値が2つだけに制限されるなど、大きな制約があった。V_g2固定モードでのV_th制御の場合、ドレイン電流立ち上がり特性は、従来型ダブルゲートMOSFETよりもSi-フィン厚が薄いほど若干犠牲になる。しかし、図４(b)に示すように、V_g2にオフセットをかけて、V_g1、 V_g2を追従モードで動作させる4端子型ならではのモードでは、V_thを自在に制御（この場合は、-1Vのオフセット電圧で0.43Vの正シフト）しつつ、電流立ち上がり特性は理論限界値である60mV/電流一桁を実現している。すなわち、V_g2追従モードでは、自在なV_thの設定をしつつ、鋭い電流立ち上がりを同時に満足させる優れた動作ができることになる。4端子駆動型ダブルゲートMOSFETでは、ここに示したしきい値制御によるパワーと速度の最適制御だけでなく、素子自身がスイッチ機能以上の多機能を発揮できる、より進化した集積回路実現にも道を開くものである。

今後の展開
VLSIの新たな発展軸を目指して

　本成果によって、次世代のトランジスタとして期待されているダブルゲートMOSFETの4端子化を実現し、更なる機能の拡大が可能になった。きわめて近い将来に我々は、極微細化によって、トランジスタ特性の劣化と消費電力の増加とにより、VLSI技術に対する重大な障害に直面する。前者に対しては産総研が提案した従来型ダブルゲート構造の導入で克服できそうである。一方、VLSIの消費電力の問題は、MPUチップの消費電力がすでに100Wを越えるレベルにまで達する深刻な状況になってきており、何らかの解決策が見いだされない限り、実際にはこれ以上発熱の問題から集積化できないという状況になってしまう。今回開発した4端子駆動型ダブルゲートMOSFET技術は、シリコンVLSI技術が直面する上記の障害を何れもブレイクスルーする画期的な成果であり、最適なパワー・動作速度制御や新機能などをフレキシブルに持たせる未来型集積回路実現に先鞭をつけたと言える。今後は、この進化したMOSデバイスを最適に活用して、例えば“柔らかいLSI”（NIKKEI MICRODEVICES, No.223 pp.58-63 (2004.1) ）などの新たな発展軸を導入し、革新的な4端子駆動型ダブルゲートMOS集積回路技術の創出に取り組む予定である。